Sealer：用于高性能低开销内存加密的 SRAM 内 AES
密码学与安全
2022-08-17 v2 硬件体系结构
摘要
为提供数据与代码机密性并降低内存或内存总线信息泄露风险，计算系统增强了加解密引擎。尽管在为数据与代码保护设计硬件增强方面已有大量努力，现有方案因加解密处于关键路径而带来显著性能开销。本文中，我们提出 Sealer，一种利用 SRAM 子阵列的大规模并行性与位线计算能力的高性能、低开销 SRAM 内内存加密引擎。Sealer 在片外发送数据前加密、接收内存块时解密，从而提供数据机密性。我们提出的方案仅需对现有 SRAM 外围电路做最小改动。与先前方案相比，Sealer 可实现高达两个数量级的每面积吞吐率提升，同时能耗降低 3 倍。
引用
@article{arxiv.2207.01298,
title = {Sealer: In-SRAM AES for High-Performance and Low-Overhead Memory Encryption},
author = {Jingyao Zhang and Hoda Naghibijouybari and Elaheh Sadredini},
journal= {arXiv preprint arXiv:2207.01298},
year = {2022}
}
备注
6 pages, ISLPED 2022