在 NOC 架构路由节点中利用共用缓冲区替代分布式缓冲区以降低数据包延迟
硬件体系结构
2013-02-19 v1
摘要
就延迟而言对路由节点进行性能评估是输入模块中缓冲区高效设计的特征。本文旨在研究并量化单数据包阵列设计与多数据包阵列设计的行为。当使用共用缓冲区替代每个输入端口的独立缓冲区时，数据包缓冲区阵列的利用效率得以提高。首先构建了 Poisson 排队模型以展现数据包延迟的差异。该排队模型可归类为 (M/M/1), (32/FIFO)。假设到达率服从 Poisson 分布，平均到达率为 10 x 1000000。假设服务率服从指数分布，平均服务率为 10.05 x 1000000。观察发现，共用缓冲区的延迟较其分布式缓冲区改善了 46%。随后在 MATLAB 上仿真了 Simulink 模型以计算数据包延迟的改善情况。观察发现，通过使用共用缓冲区，延迟改善了约 40%。为共用缓冲区和共享缓冲区均准备了 Verilog RTL，并使用 SYNOPSYS 的 Design Compiler 进行了综合。在分布式缓冲区中，数据包的到达可能会延迟 2 或 4 个时钟周期，这使得共用缓冲区的延迟改善了 17% 或 34%。
引用
@article{arxiv.1302.4172,
title = {Reduction in Packet Delay Through the use of Common Buffer over Distributed Buffer in the Routing Node of NOC Architecture},
author = {Nilesh A. Mohota and Sanjay L. Badjate},
journal= {arXiv preprint arXiv:1302.4172},
year = {2013}
}
备注
8 Pages, 10 Figures, 2 Tables