片上网络中核心、缓存与内存控制器的最优布局
性能
2016-09-27 v4
摘要
并行编程正在迅速兴起，密集型应用需要更多资源，因此对片上多处理器的需求巨大。访问核心旁的L1缓存是仅次于寄存器的最快方式，但私有缓存的大小因设计、成本和技术限制而无法增加。于是，分离的指令缓存和数据缓存与共享的末级缓存（LLC）一起使用。对于统一的共享LLC，总线接口不可扩展，而分布式共享LLC（DSLLC）似乎是更好的选择。多数论文假设在每个核心旁的片上网络中放置一个分布式共享LLC。许多工作假设DSLLC放置在所有核心中；然而，我们将展示这种设计忽略了片上网络中的流量拥塞效应。实际上，我们的工作侧重于在具有固定核心数和总缓存容量的网格状片上网络中，基于流量负载，对核心、DSLLC乃至内存控制器进行最优布局，以最小化期望延迟。我们尝试进行一些解析建模，推导出目标代价函数，然后优化片上网络通信的平均延迟。这项工作预计将通过一些在CSIM模拟器上运行的流量模式进行验证。
引用
@article{arxiv.1607.04298,
title = {Optimal Placement of Cores, Caches and Memory Controllers in Network On-Chip},
author = {Diman Zad Tootaghaj and Farshid Farhat},
journal= {arXiv preprint arXiv:1607.04298},
year = {2016}
}