MicroNAS：面向微控制器上时间序列分类的内存与延迟受限硬件感知神经架构搜索
机器学习
2024-02-06 v2
摘要
设计领域专用的神经网络是一项耗时、易错且昂贵的任务。神经架构搜索（NAS）的存在简化了领域专用模型的开发，但文献中针对微控制器上时间序列分类的研究存在空白。因此，我们改编可微神经架构搜索（DNAS）的概念，以解决资源受限微控制器（MCU）上的时间序列分类问题。我们引入MicroNAS，一个领域专用的硬件感知NAS（HW-NAS）系统，集成了DNAS、延迟查找表、动态卷积以及专为MCU上时间序列分类设计的新颖搜索空间。所得系统具备硬件感知能力，可生成满足用户定义的执行延迟与峰值内存消耗限制的神经网络架构。我们在不同MCU与标准基准数据集上的广泛研究表明，MicroNAS找到了针对MCU定制的架构，其性能（F1分数）接近最先进的桌面模型。我们还表明，相较于DARTS等独立于领域的NAS基线，我们的方法在遵守内存与延迟约束方面更优。
引用
@article{arxiv.2310.18384,
title = {MicroNAS: Memory and Latency Constrained Hardware-Aware Neural Architecture Search for Time Series Classification on Microcontrollers},
author = {Tobias King and Yexu Zhou and Tobias Röddiger and Michael Beigl},
journal= {arXiv preprint arXiv:2310.18384},
year = {2024}
}