面向 RISC-V 的自定义 SHA-3 指令的微体系结构设计与基准测试
硬件体系结构
2025-08-29 v1 密码学与安全
网络与互联网体系结构
摘要
将加密加速器集成到现代 CPU 架构中 presents 独特的微体系结构挑战，尤其是当扩展指令集以实现复杂且多阶段操作时。硬件协助的加密指令，如英特尔的 AES-NI 和 ARM 的自定义加密指令，已显示出显著的性能提升。然而，由于其独特的置换结构和内存访问模式，高效的 SHA-3 加速仍是一个未解决的问题。现有解决方案主要依赖独立的协处理器或软件优化，往往回避直接微体系结构集成的复杂性。本研究探讨了将 SHA-3 置换操作作为自定义指令嵌入通用处理器中的架构挑战，重点关注流水线化的同时执行、存储利用和硬件成本。本文我们针对 RISC-V CPU 架构实现了一个 SHA-3 自定义指令。通过基于 cycle-accurate GEM5 仿真和 FPGA 原型，我们的结果显示，针对 RISC-V 优化的 SHA-3 软件工作负载性能提升最高可达 8.02 倍，针对 Keccak 特定的软件工作负载性能提升最高可达 46.31 倍，仅增加 15.09% 的寄存器和 11.51% 的 LUT 利用率。这些发现为在微体系结构层面实现 SHA-3 加速的可行性和影响提供了关键见解，突显了面向未来加密指令集扩展的实用设计考量。
引用
@article{arxiv.2508.20653,
title = {Microarchitecture Design and Benchmarking of Custom SHA-3 Instruction for RISC-V},
author = {Alperen Bolat and Sakir Sezer and Kieran McLaughlin and Henry Hui},
journal= {arXiv preprint arXiv:2508.20653},
year = {2025}
}
备注
Extended version of IEEE ISVLSI Conference Paper