受囚禁离子启发的混合相干与随机电路级噪声模型下表面码的逻辑错误率

随着容错量子计算（FTQC）即将到来，理解量子纠错码（QECC）在可行硬件实现中的逻辑错误来源至关重要。在这项工作中，我们考虑了在假设的基于网格的囚禁离子量子电荷耦合器件（QCCD）架构上实现的表面码的逻辑错误率。具体而言，我们为闲置表面码构建了逻辑信道，并在受囚禁离子启发的混合相干与随机电路级噪声模型下检验其钻石范数误差。我们纳入了已知在这些系统中物理量子比特闲置和传输期间积累的相干退相位噪声，并利用囚禁离子表面码编译器（TISCC）的时间分辨输出来确定闲置和传输持续时间。为了估计包含非Clifford噪声源的硬件电路之后的逻辑泡利可观测量期望值，我们利用蒙特卡洛技术从底层的Clifford电路准概率分布中进行采样，并以相位敏感的方式独立模拟这些电路。我们在当前一代囚禁离子量子计算机附近及以下的相干退相位率下，验证了直至码距$d=11$的错误抑制，并发现该区域内的逻辑错误率与类似的全随机模拟结果一致。在$d=3-5$下探索更高的退相位率时，我们发现了围绕所有三个逻辑泡利轴增长的相干旋转、相对于随机模拟增大的对角逻辑错误过程矩阵元素，以及降低的退相位率阈值。总体而言，我们的工作为小型容错量子过程（例如FTQC指令集成员）的现实硬件仿真铺平了道路。