从 RISC-V 核心到神经形态阵列：构建可扩展数字神经形态处理器的教程

Amirreza Yousefzadeh

从 RISC-V 核心到神经形态阵列：构建可扩展数字神经形态处理器的教程

硬件体系结构 2025-12-02 v1 人工智能信号处理

作者: Amirreza Yousefzadeh

摘要

数字神经形态处理器正在成为面向低功耗、随时随地 EdgeAI 应用的有前景的计算基质。本教程论文概述了 fully digital 神经形态处理器的主要架构设计原则，并以 SENECA 平台为运行示例进行阐述。从一组灵活的微型 RISC-V 处理核心通过简单 Network-on-Chip (NoC) 连接而开始，逐步演进该架构：从基于事件驱动的全连接网络实现，到具备专用 Neural Processing Elements (NPEs) 和循环控制器的版本，该控制器卸载细粒度控制任务于通用核心之外。沿途我们讨论了软件和映射技术，如 spike grouping、面向卷积网络的事件驱动深度优先卷积，以及针对高分辨率基于事件的视觉的 hard-attention 风格处理。本文的焦点在于架构权衡、性能和能源瓶颈，以及如何利用灵活性逐步添加领域特定加速。本文假设读者熟悉基本的神经形态概念（spike、事件驱动计算、稀疏激活），且不 presenting new experimental results；相反，它综合了先前在 SENECA 出版物中报告的发现，为希望设计自己数字神经形态处理器的学生和实践者提供一个清晰、逐步的架构视角。

关键词

神经形态计算数字处理器 RISC-V 网络芯片事件驱动计算

引用

@article{arxiv.2512.00113,
  title  = {From RISC-V Cores to Neuromorphic Arrays: A Tutorial on Building Scalable Digital Neuromorphic Processors},
  author = {Amirreza Yousefzadeh},
  journal= {arXiv preprint arXiv:2512.00113},
  year   = {2025}
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从 RISC-V 核心到神经形态阵列：构建可扩展数字神经形态处理器的教程

摘要

关键词

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