FedChip：面向人工智能加速器芯片设计的联邦LLM
硬件体系结构
2025-08-20 v1 机器学习
摘要
人工智能硬件设计正快速发展，受益于设计自动化可使芯片开发更快、更高效、更易于广泛用户使用。其中，大型语言模型(LLM)作为自动化和简化设计过程的有前景的解决方案，其潜力却因数据隐私 concerns and lack of domain-specific training受限。为此，我们引入FedChip—a种联邦微调方法，使多个芯片设计方能够在保护专有数据的同时协同增强专用于自动硬件设计生成的共享LLM。FedChip使各方能够在本地专有数据上训练模型，提升共享LLM的性能。为体现FedChip的部署，我们创建并发布了APTPU-Gen—a一个包含30k种设计变体的数据集，涵盖功耗、性能和面积(PPA)等多种性能指标。为鼓励LLM生成在多个质量指标上达到平衡的设计，我们提出了新的设计评估指标Chip@k，其对生成设计的质量进行统计评估。实验结果表明，FedChip在高端LLM之上提升了超过77%的设计质量，同时保持数据隐私。
引用
@article{arxiv.2508.13162,
title = {FedChip: Federated LLM for Artificial Intelligence Accelerator Chip Design},
author = {Mahmoud Nazzal and Khoa Nguyen and Deepak Vungarala and Ramtin Zand and Shaahin Angizi and Hai Phan and Abdallah Khreishah},
journal= {arXiv preprint arXiv:2508.13162},
year = {2025}
}