FATE：面向低功耗 DNN 加速器设计的快速精确时序错误预测框架
机器学习
2018-07-03 v1 硬件体系结构
神经与进化计算
机器学习
摘要
深度神经网络（DNN）正日益在专用硬件（如专为深度学习设计的 Google TPU）上加速。时序推测是进一步提升 DNN 加速器能效的一种有前景的方法。时序推测的架构探索需要详细的门级时序仿真，对于执行数百万次乘加（MAC）操作的大型 DNN 而言可能十分耗时。本文提出 FATE，一种用于 Google TPU 等 DNN 加速器快速精确时序仿真的新方法。FATE 提出两个新思路：（i）DelayNet，一种基于 DNN 的 MAC 单元时序模型；（ii）一种统计采样方法，减少需进行时序仿真的 MAC 操作数量。我们表明 FATE 在时序仿真中带来 8 至 58 倍的加速，同时分类精度估计误差小于 2%。我们通过将使用 2 的补码（2C）算术的传统 DNN 加速器与采用符号幅度表示（SMR）的替代实现进行比较来展示 FATE 的用途。我们表明，在相同分类精度下 SMR 实现比 2C 多提供 18% 的节能，这一结果本身可能具有独立意义。
引用
@article{arxiv.1807.00480,
title = {FATE: Fast and Accurate Timing Error Prediction Framework for Low Power DNN Accelerator Design},
author = {Jeff Zhang and Siddharth Garg},
journal= {arXiv preprint arXiv:1807.00480},
year = {2018}
}
备注
To appear at IEEE/ACM International Conference On Computer Aided Design 2018