基于列表偏移合并排序器的硬件快速高效合并排序
硬件体系结构
2025-07-14 v1 数据结构与算法
图像与视频处理
摘要
本文介绍了一组新的硬件合并排序设备，这些设备以快速高效的方式将多个排序输入列表合并为单个排序输出列表。在每个合并排序器中，来自排序输入列表的值被排列在输入 2D setup array 中，但每个排序输入列表的顺序与其他每个排序输入列表的顺序不同。在这些新设备称为 List Offset Merge Sorters（LOMS）时，最小集合的列排序阶段交替进行行排序阶段处理输入 setup array，最终输出数组即为定义的排序顺序。LOMS 2 路排序器合并 2 个排序输入列表，只需 2 个合并阶段，显著快于 Kenneth Batcher 以前的业界 2 路合并设备、Bitonic 合并排序器和 Odd-Even 合并排序器。LOMS 2 路排序器利用最近引入的 Single-Stage 2 路合并排序器（S2MS）作为其第一阶段。无论是 LOMS 还是 S2MS 设备都可以合并任何输入列表大小的混合，而 Batcher 的合并排序器除非 2 个输入列表相等且为 2 的幂，否则难以设计。除了它们本身，S2MS 设备在本研究的目标 FPGA 设备中是最快的 2 路合并排序器，但倾向于使用大量 LUT 资源。LOMS 2 路设备使用较少的资源，使其在给定 FPGA 中实现的大型 LOMS 设备能够容纳，而可比的 S2MS 设备则无法放入该 FPGA。List Offset 2 路排序器将 32 个值的 2 个列表合并为 64 个值的排序输出列表，用 2.24 nS 实现，速度提升 2.63 倍。LOMS 3 路合并排序器，合并 3 个带有 7 个值的排序输入列表，在 3.4 nS 内完全合并这 21 个值，速度提升 1.36 倍。
引用
@article{arxiv.2507.08658,
title = {Fast and Efficient Merge of Sorted Input Lists in Hardware Using List Offset Merge Sorters},
author = {Robert B. Kent and Marios S. Pattichis},
journal= {arXiv preprint arXiv:2507.08658},
year = {2025}
}