FaRAccel：面向 Transformer 模型高效抗位翻转攻击鲁棒性的 FPGA 加速防御架构
密码学与安全
2025-10-30 v1 人工智能
摘要
Forget and Rewire(FaR) 方法已在 Transformer 模型上针对位翻转攻击(BFA) demonstrate出强大的抗鲁棒性,通过动态重连线性层来混淆关键参数。然而,FaR 的应用引入了显著的性能和内存开销,主要源于运行时修改激活路径以及缺乏硬件层面的优化。为克服这些限制,我们提出了 FaRAccel,一种 novel 的硬件加速器架构,在 FPGA 上实现,专为卸载和优化 FaR 操作而设计。FaRAccel 集成了用于动态激活重新路由的可重构逻辑,以及轻量级的重连配置存储,实现低延迟推理并降低能耗。我们在一套 Transformer 模型上评估了 FaRAccel,证明其在保持原始 FaR 方法鲁棒性收益的同时,显著降低了 FaR 推理延迟并提升了能效。据我们所知,这是首个针对 Transformer 中的 BFA 的硬件加速防御,有效弥合了算法鲁棒性与实际 AI 平台高效部署之间的鸿沟。
引用
@article{arxiv.2510.24985,
title = {FaRAccel: FPGA-Accelerated Defense Architecture for Efficient Bit-Flip Attack Resilience in Transformer Models},
author = {Najmeh Nazari and Banafsheh Saber Latibari and Elahe Hosseini and Fatemeh Movafagh and Chongzhou Fang and Hosein Mohammadi Makrani and Kevin Immanuel Gubbi and Abhijit Mahalanobis and Setareh Rafatirad and Hossein Sayadi and Houman Homayoun},
journal= {arXiv preprint arXiv:2510.24985},
year = {2025}
}
备注
Accepted By ICCD 2025