利用亚20纳米CMOS的挑战实现可负担的技术微缩

过去四十年来，成本与特性驱动了CMOS的微缩。然而，在20纳米节点以下出现的严峻光刻与材料限制，正挑战着可负担CMOS微缩的基本前提。仅仅继续将叶节点单元电路与版图设计与工艺技术进行协同优化，并不能使我们充分利用亚20纳米CMOS的挑战。为了实现可负担的微缩，必须在克服亚20纳米技术障碍的同时利用其特性。为此，我们提出将设计技术协同优化(DTCO)的范围扩大至更具整体性的层面，将微架构设计、CAD以及电路、版图和工艺技术纳入其中。将这种整体性DTCO应用于片上系统(SoC)中最重要的模块——嵌入式存储器，我们能够合成针对应用需求定制的更智能、更高效的嵌入式存储模块。为了评估所提出的整体性DTCO流程的有效性，我们在最先进的IBM 14SOI工艺中设计、制造并测试了多项设计实验。经过DTCO处理的叶节点单元、标准单元和SRAM位单元在测试期间表现稳健，但未能满足节点间的面积微缩要求。将整体性DTCO应用于一种广泛使用的并行访问SRAM子模块时，与使用编译SRAM模块和标准单元的传统实现方式相比，其面积减少了25%，每瓦性能提升了50%。为了将整体性DTCO的益处扩展至SoC中其他嵌入式存储密集型子模块，我们开发了一个易于定制的智能存储器合成框架(SMSF)。我们相信，这种方法对于确立亚20纳米微缩的可负担路径至关重要。