VLSI电路约束对时间编码多层脉冲神经网络的影响
硬件体系结构
2021-06-28 v2 神经与进化计算
摘要
脉冲神经网络（SNN）不仅作为脑的数学模型，也作为面向实际应用的节能信息处理模型，正受到广泛关注。特别是，基于时间编码的SNN有望比基于速率编码的SNN高效得多，因为前者执行任务所需的脉冲数量大幅减少。由于SNN是连续状态与连续时间模型，采用模拟VLSI电路实现较为有利。然而，当系统规模非常大时，用连续时间模拟电路构建整个系统并不可行。因此，必须采用混合信号电路，并且有必要对时间进行离散化以及对突触权重进行量化。此外，SNN的模拟VLSI实现会表现出非理想特性，例如噪声与器件失配的影响，以及由模拟电路工作引起的其他约束。在本研究中，我们考察了时间离散化和/或权重量化对SNN性能的影响。进而，我们阐明了膜电位下界与发放阈值时间波动的影响。最后，我们提出了一种将数学SNN模型映射到具有离散时间模拟电路的最优方法。
引用
@article{arxiv.2106.10382,
title = {Effects of VLSI Circuit Constraints on Temporal-Coding Multilayer Spiking Neural Networks},
author = {Yusuke Sakemi and Takashi Morie and Takeo Hosomi and Kazuyuki Aihara},
journal= {arXiv preprint arXiv:2106.10382},
year = {2021}
}
备注
corrected typos