E-QED：基于快速错误检测与形式化方法的硅后验证中的电气错误定位
计算机科学中的逻辑
2017-07-26 v1
摘要
在硅后验证期间，制造出的集成电路会在实际系统环境中进行广泛测试以检测设计错误。错误定位涉及识别错误轨迹（激活并检测错误的输入序列）以及错误所在的硬件设计模块。硅后验证期间现有的错误定位实践大多是手动和临时的，因此极其昂贵且耗时。对于由设计与其电气状态之间意外交互引起的微妙电气错误而言，情况尤其如此。我们提出了 E-QED，一种在硅后验证期间自动定位电气错误的新方法。我们在开源的五亿晶体管多核芯片设计 OpenSPARC T2 上的结果证明了 E-QED 的有效性与实用性：从失败的硅后测试开始，在几小时内（平均 9 小时），我们可以自动将错误位置缩小到少数候选触发器（对于包含约 100 万个触发器的设计，平均为 18 个触发器）的扇入逻辑锥，并获得相应的错误轨迹。E-QED 的面积影响约为 2.5%。相比之下，使用传统方法确定相同信息可能需要数周（甚至数月）的大部分手动工作。
引用
@article{arxiv.1707.07671,
title = {E-QED: Electrical Bug Localization During Post-Silicon Validation Enabled by Quick Error Detection and Formal Methods},
author = {Eshan Singh and Clark Barrett and Subhasish Mitra},
journal= {arXiv preprint arXiv:1707.07671},
year = {2017}
}