DRAMPyML：基于计时 Petri 网的 DRAM 协议形式化描述
硬件体系结构
2026-02-12 v1 形式语言与自动机理论
摘要
JEDEC 委员会定义了各种领域特定的 DRAM 标准。这些标准特征日益复杂和演化的协议规范，这些规范详述于时序图和命令表中。随着新特性和复杂设备层次在缺乏表达式模型的情况下难以理解，理解这些协议变得愈加困难。虽然每个 JEDEC 标准都包含简化的状态机，但该状态机未能反映存储 bank 的并行操作。在本文中，我们提出一种基于计时 Petri 网和 Python 的演化建模方法。该模型提供了更准确的 DRAM 协议表述，使其更易于理解和直接可执行，从而 enables 对有趣指标的评估以及控制器 RTL 模型、DRAM 逻辑和内存模拟器的验证。
关键词
引用
@article{arxiv.2602.10654,
title = {DRAMPyML: A Formal Description of DRAM Protocols with Timed Petri Nets},
author = {Derek Christ and Thomas Zimmermann and Philippe Barbie and Dmitri Saberi and Yao Yin and Matthias Jung},
journal= {arXiv preprint arXiv:2602.10654},
year = {2026}
}