面向FPGA的低延迟并行化SVD数据流架构设计
分布式、并行与集群计算
2025-11-26 v3 信号处理
摘要
奇异值分解（SVD）广泛用于降维和噪声抑制，在诸多科学和工程应用中发挥关键作用。随着矩阵维度的快速增长，计算成本显著上升，严重挑战数据分析和信号处理系统的效率，尤其是在大规模数据集的时间敏感场景下。虽然已有各种专用硬件架构提议加速SVD计算，但许多设计在可扩展性和片上内存资源消耗方面存在局限。此外，这些方法通常忽视SVD的计算和数据传输挑战，难以适用于嵌入式系统中大规模数据流矩阵的实时处理。本文提出一种数据流驱动的SVD处理算法（DSB Jacobi），显著降低片上BRAM使用量，提高计算速度，为大规模数据流的实时SVD计算提供了实用方案。与前述工作相比，我们的实验结果表明，该方法将片上RAM消耗降低41.5%，计算效率提升23倍。
引用
@article{arxiv.2511.12461,
title = {Design of A Low-Latency and Parallelizable SVD Dataflow Architecture on FPGA},
author = {Fangqiang Du and Sixuan Chong and Zixuan Huang and Rui Qin and Fengnan Mi and Caibao Hu and Jiangang Chen},
journal= {arXiv preprint arXiv:2511.12461},
year = {2025}
}