跨越架构壁垒：评估并行HPC应用的代表性区域
性能
2018-03-28 v1 硬件体系结构
分布式、并行与集群计算
摘要
百亿亿次计算将使人类更接近于解决重要的社会、科学和工程问题。由于原型设计成本高昂，高性能计算（HPC）系统架构师利用仿真模型进行设计空间探索和软硬件协同设计。然而，随着HPC系统达到百亿亿次规模，仿真成本也随之增加，因为仿真器本身在很大程度上是单线程的。用于选择并行应用代表性部分以降低运行成本的工具已被广泛使用，例如，BarrierPoint通过在仿真中分析基本块和重用距离等抽象特征来实现这一点。然而，对于HPC领域的新架构，可用工具集有限。在本工作中，我们将BarrierPoint方法应用于并行HPC代理应用时，在真实硬件上（跨Intel和ARM）提供了一项独立的跨架构评估。我们展示了两种情况：该方法适用的情况和不适用的情况。在前一种情况下，结果表明我们可以通过运行较短的代表性片段来预测完整应用执行的性能。在后一种情况下，我们深入探讨了潜在问题并提出了改进建议。我们展示了高达178倍的总仿真时间缩减，同时对于周期和指令而言，误差保持在2.3%以下。
引用
@article{arxiv.1803.09584,
title = {Crossing the Architectural Barrier: Evaluating Representative Regions of Parallel HPC Applications},
author = {Alexandra Ferreron and Radhika Jagtap and Sascha Bischoff and Roxana Rusitoru},
journal= {arXiv preprint arXiv:1803.09584},
year = {2018}
}
备注
2017 IEEE International Symposium on Performance Analysis of Systems and Software (ISPASS)