超导量子比特-耦合器晶格中连接性引起的表面损耗惩罚

设计和制造方面的最新进展已将孤立超导 transmon 量子比特的能量弛豫时间提高到数百微秒量级，报道值超过 500 $\mu$s。然而，同样的进展并未自动转化为多量子比特处理器，其中量子比特嵌入在连接的量子比特-耦合器晶格中，其寿命通常比孤立量子比特短得多。为了确定这种差异的可能来源，我们在此使用有限元模拟来研究当量子比特嵌入倒装芯片量子比特-耦合器晶格时，表面参与比和由此产生的表面介电损耗如何变化。受控比较表明，更高的连接性确实会导致更大的表面损耗：在模拟的晶格中，将量子比特连接到两个和四个耦合器会使表面损耗分别增加 1.3 倍和 1.8 倍。我们将这种变化归因于耦合爪产生的附加边缘场、在更大的连接金属网络上场的重新分布以及与耦合器模式的混合效应。我们进一步研究了这种连接性引起的表面损耗惩罚如何依赖于量子比特电极和耦合爪的几何设计参数，并为设计低损耗多量子比特处理器得出了指导原则。