基于 CMOS 的时域模拟脉冲神经网络面积与功耗高效神经元及突触电路
神经与进化计算
2025-05-15 v2
摘要
传统神经结构倾向于通过电流或电压等模拟量进行通信，然而，随着 CMOS 器件尺寸缩小和电源电压降低，电压/电流域模拟电路的动态范围变窄，可用裕度变小，噪声容限下降。更重要的是，传统设计中使用运算放大器（op-amps）和连续时间或时钟比较器会导致高能耗和大芯片面积，不利于构建脉冲神经网络。鉴于此，我们提出了一种用于生成和传输时域信号的神经结构，包括神经元模块、突触模块和两个权重模块。所提出的神经结构由 MOS 晶体管的漏电流驱动，并使用基于反相器的比较器来实现发放功能，从而相比传统设计提供了更高的能耗和面积效率。该神经结构采用 TSMC 65 nm CMOS 工艺制造。所提出的神经元和突触分别占据 127 μm² 和 231 μm² 的面积，同时实现毫秒级时间常数。实际芯片测量表明，所提出的结构以毫秒级时间常数实现了时序信号通信功能，这是迈向用于人机交互的硬件储备计算的关键一步。使用所提出神经结构的行为模型对用于储备计算的脉冲神经网络进行的仿真结果展示了学习功能。
引用
@article{arxiv.2208.11881,
title = {CMOS-based area-and-power-efficient neuron and synapse circuits for time-domain analog spiking neural networks},
author = {Xiangyu Chen and Zolboo Byambadorj and Takeaki Yajima and Hisashi Inoue and Isao H. Inoue and Tetsuya Iizuka},
journal= {arXiv preprint arXiv:2208.11881},
year = {2025}
}