基于掩码门建模与 Verilog-AIG 对齐的电路表示学习
机器学习
2025-02-19 v1
摘要
理解电路的结构与功能是电子设计自动化(EDA)的关键。电路可形式化为与非门图(AIG)，通过图神经网络(GNN)实现表示学习。掩码建模范式在图表示学习中效果显著。然而，对原始电路进行掩码增强会破坏其逻辑等价性，不适用于电路表示学习。此外，现有掩码建模范式往往侧重结构信息，牺牲抽象信息如电路功能。为此，我们提出MGVGA，一种融合掩码门建模(MGM)与Verilog-AIG对齐(VGA)的新型受约束掩码建模范式。具体而言，MGM在潜在空间对门进行掩码处理，随后重构这些被掩码门的属性。同时，大语言模型(LLM)展现出对Verilog代码功能的优异理解能力。基于此，VGA在Verilog等价约束下对原始电路进行掩码处理并重构被掩码门，使GNN能够从LLM中学习电路功能。我们在EDA的各种逻辑综合任务上评估了MGVGA，表明其在各项指标上优于以往SOTA方法。我们的代码已公开于https://github.com/wuhy68/MGVGA。
引用
@article{arxiv.2502.12732,
title = {Circuit Representation Learning with Masked Gate Modeling and Verilog-AIG Alignment},
author = {Haoyuan Wu and Haisheng Zheng and Yuan Pu and Bei Yu},
journal= {arXiv preprint arXiv:2502.12732},
year = {2025}
}