下一代赛道存储器中的类脑认知

超维度计算（HDC）是一种受大脑启发的新兴计算框架，它通过操作数千维的向量来模拟认知。与操作数字的传统计算框架不同，HDC 像大脑一样使用高维随机向量，并具备单次学习能力。HDC 基于一组定义明确的算术运算，且具有高度的容错性。HDC 的核心运算以批量按位方式操作 HD 向量，为利用并行性提供了诸多机会。然而，在传统的冯·诺依曼架构上，HD 向量在处理器与存储器之间的持续移动会使认知任务极其缓慢且耗能。硬件加速器仅能微幅改善相关指标。相反，利用新兴的忆阻器件仅在存储器内部部分实现 HDC 框架，就已报告了显著的性能/能耗收益。本文提出了一种基于赛道存储器（RTM）的架构，以在存储器内部执行并加速整个 HDC 框架。所提方案仅需极少的额外 CMOS 电路，并利用跨越 RTM 中多个磁畴的读操作（称为横向读取，TR）来实现异或（XOR）和加法运算。为最小化 CMOS 电路的开销，我们提出了一种基于 RTM 纳米线的计数机制，该机制利用了 TR 操作和标准 RTM 操作。以语言识别作为用例，结果表明，与 FPGA 设计相比，总运行时间和能耗分别降低了 7.8 倍和 5.3 倍。与最先进的存内计算实现相比，所提 HDC 系统将能耗降低了 8.6 倍。