VHDL实现的复杂流水线系统中的自动延迟平衡
硬件体系结构
2015-11-24 v3
摘要
流水线数据处理系统中并行路径的延迟平衡（均衡）是一个重要问题。否则，来自不同路径的数据将在不同的时钟周期到达处理模块，从而产生不正确的结果。手动校正延迟是一项繁琐且容易出错的工作。本文提出了一种在 VHDL 描述的系统中进行延迟均衡的自动方法。该方法基于仿真，可在不同的仿真和综合工具之间移植。与基于手动延迟调整的方案相比，该方法不会增加综合设计的复杂性。所提方法的示例实现以及一个展示其用法的简单设计已作为 BSD 许可下的开源项目提供。
引用
@article{arxiv.1509.08111,
title = {Automatic latency balancing in VHDL-implemented complex pipelined systems},
author = {Wojciech M. Zabolotny},
journal= {arXiv preprint arXiv:1509.08111},
year = {2015}
}
备注
Updated bibliography. Small language corrections