基于轨迹感知因果修复与语义冗余剪枝的 AutoVeriFix+：高正确性 RTL 生成
机器学习
2026-04-20 v5
摘要
大型语言模型（LLM）在生成 Python 和 C++ 等高级编程语言代码方面展现出惊人的能力，但在硬件描述语言如 Verilog 的应用则面临高质量训练数据的稀缺挑战。当前的 Verilog 代码生成方法往往侧重于语法正确性，导致代码存在功能性错误。为此，我们提出 AutoVeriFix+，一个新型三阶段框架，集成高级语义推理与状态空间探索，以提升功能正确性和设计效率。第一阶段，采用 LLM 生成高级 Python 参考模型，定义预期的电路行为。第二阶段，另一个 LLM 生成初始 Verilog RTL 候选方案并迭代修复语法错误。第三阶段，我们引入基于 concolic 测试的引擎，以激发深层顺序逻辑并识别边界情况漏洞。借助周期精确的执行轨迹和内部寄存器快照，AutoVeriFix+ 为 LLM 提供了解决复杂状态转换错误所必需的因果上下文。此外，它会生成覆盖率报告，以识别功能上冗余的分支，使 LLM 能够进行以面积为代价的语义剪枝。实验结果表明，AutoVeriFix+ 在严格基准测试中实现了80%以上的功能正确性，在 VerilogEval-machine 数据集上达到 90.2% 的 pass@10 分数。此外，该方法通过轨迹感知优化消除了基准测试中平均25%的冗余逻辑。
引用
@article{arxiv.2603.11487,
title = {Attention Sinks Are Provably Necessary in Softmax Transformers: Evidence from Trigger-Conditional Tasks},
author = {Yuval Ran-Milo},
journal= {arXiv preprint arXiv:2603.11487},
year = {2026}
}
备注
21 pages, 8 figures