RTL 设计中硬件木马漏洞的分析估计与定位

将专有知识产权（IP）离岸外包近来增加了以硬件木马（HT）形式进行恶意逻辑植入的威胁。一种潜在且隐蔽的硬件木马由在常规电路操作中极少翻转的网线触发。在芯片制造前后检测宿主设计中的硬件木马需要穷举仿真以激活硬件木马。尽管通常将翻转概率低于某一阈值的网线选作木马触发的良好候选，但目前尚无系统性的细粒度方法从输入信号的字级度量中更早检测罕见网线。本文提出一种高层技术，从字级信息估计算术模块中具有罕见活动的网线。具体地，对于给定的模块，我们利用架构内部构造的知识来检测“低活动”与“局部区域”，而无需借助昂贵的 RTL 及其他低层仿真。所提出的启发式方法抽象掉设计的低层细节，并将字（架构）中比特（模块）的罕见活动描述为信号统计量的函数。所得罕见区域网线的快速估计使设计者能够在无需比特级活动知识的情况下开发紧凑的测试生成算法。我们确定了输入信号中断点不同位置的影响以计算该方法的精度。我们在六种加法器架构与四种乘法器架构上开展一组实验。在所有架构中，RTL 仿真与估计值之间计算罕见网线的平均误差均低于 2%。