滥用缓存行脏状态在商用处理器中泄露信息
密码学与安全
2022-04-27 v2 硬件体系结构
摘要
缓存已被用于构建各类隐蔽通道与侧信道以泄露信息。大多数现有缓存通道利用缓存命中与缓存未命中的时间差。然而,我们引入了一种新的且更宽泛的缓存隐蔽通道攻击分类:命中+未命中、命中+命中以及未命中+未命中。我们强调,处于不同状态的缓存行的缓存未命中可能存在更显著的时间差异,这些差异可用作计时通道。基于此分类,我们提出一种新型稳定且隐蔽的未命中+未命中缓存通道。写回(write-back)缓存广泛部署于现代处理器中。本文详细阐述一种利用替换延迟差异构建基于计时的通道(称为WB通道)以在写回缓存中泄露信息的方法。发送方对缓存行的任何修改都会将其置为脏状态,接收方可通过测量替换该缓存集的延迟来观测此状态。我们还展示了发送方如何利用缓存集中不同数量的脏缓存行,以多比特符号编码提升传输带宽。在发送方与接收方无共享内存的超线程设置下,商用系统中WB通道每缓存集的峰值传输带宽可在1300至4400 kbps之间变化。与大多数始终针对特定内存地址的现有缓存通道不同,新型WB通道聚焦于缓存集与缓存行状态,使得通道难以被核上其他进程干扰,且仍可在使用随机替换策略的缓存中工作。我们还从缓存加载次数与缓存未命中率的角度分析了WB通道的隐蔽性。我们讨论并评估了可能的防御手段。本文最后讨论了各种形式的侧信道攻击。
引用
@article{arxiv.2104.08559,
title = {Abusing Cache Line Dirty States to Leak Information in Commercial Processors},
author = {Yujie Cui and Chun Yang and Xu Cheng},
journal= {arXiv preprint arXiv:2104.08559},
year = {2022}
}
备注
14 pages, 9 figures