130纳米BiCMOS工艺下2.4 GHz LC-VCO分数N锁相环开源设计
信号处理
2026-07-09 v1
摘要
使用开源互补金属氧化物半导体（CMOS）生态系统进行射频（RF）集成电路设计，例如锁相环（PLL），受到缺乏可靠无源器件模型（特别是片上螺旋电感器）的限制。因此，先前的工作依赖于环形振荡器压控振荡器（VCO），其相位噪声性能有所下降。本工作展示了在IHP SG13G2 130纳米BiCMOS开源技术中实现的2.4 GHz II型分数N PLL。所提出的设计采用交叉耦合差分LC-VCO，集成了定制设计的螺旋电感器，该电感器使用OpenEMS中的开源电磁建模工作流程开发。优化后的电感器在2.45 GHz时实现4 nH电感，品质因数为16.8。LC-VCO灵敏度约为120 MHz/V，而PLL相位噪声在1 MHz偏移处为-100.8 dBc/Hz。完整的PLL使用完全开源的电子设计自动化（EDA）流程实现，总面积为930微米×666微米（约0.619平方毫米），功耗为12.73毫瓦，证明了在开源CMOS IC设计生态系统中进行RF集成电路设计的可行性。
引用
@article{arxiv.2607.08852,
title = {A 2.4 GHz LC-VCO Fractional-N Phase Locked Loop Open-Source Design in 130-nm BiCMOS},
author = {Manimohan Thiriloganathan and Shenal Ranasinghe and Avishka Herath and Rajinthan Rameshkumar and Hansa Marasinghe and Anjana Viduranga and Gayangana Leelarathne and Kithmin Wickremasinghe},
journal= {arXiv preprint arXiv:2607.08852},
year = {2026}
}